0引言

電源的信號(hào)測(cè)控部分由DDS信號(hào)發(fā)生和信號(hào)測(cè)量組成。DDS在電源設(shè)計(jì)中的應(yīng)用早已存在。在早期的DDS設(shè)計(jì)中，硬件組成由計(jì)數(shù)器、觸發(fā)器等多種多個(gè)分立邏輯元件組成;而在出現(xiàn)可編程邏輯器件CpLD、FpGA后，DDS的硬件構(gòu)成簡(jiǎn)化了許多。電源的信號(hào)測(cè)量，分為頻率、幅值及相位的測(cè)量。頻率的測(cè)量采用脈沖填充法;幅值測(cè)量則隨著A/D轉(zhuǎn)換器的采樣速度及處理器速度的提高，由原來(lái)的有較大延遲的真有效值轉(zhuǎn)換發(fā)展為周期實(shí)時(shí)采樣計(jì)算;相位測(cè)量則在幅值測(cè)量的基礎(chǔ)上，由原來(lái)的間相脈沖填充法發(fā)展為乘法器矢量測(cè)量。

DSp的高速處理能力，使其可以實(shí)現(xiàn)DDS中的CpLD或FpGA及測(cè)量電路中的模擬數(shù)字混合乘法器的功能，從而使電源的信號(hào)發(fā)生及測(cè)量的硬件設(shè)計(jì)更簡(jiǎn)單。

1設(shè)計(jì)方法

方法設(shè)計(jì)如圖1所示。DSp以等時(shí)間間隔快速、持續(xù)讀取擴(kuò)展程序存儲(chǔ)器中的波形數(shù)據(jù)，送入并行高速D/A,并行高速D/A即可輸出預(yù)設(shè)信號(hào)波形。

輸出信號(hào)幅值的調(diào)整不如波形數(shù)據(jù)讀取操作那么頻繁，且對(duì)操作完成時(shí)間的長(zhǎng)短、精度要求也不如波形數(shù)據(jù)讀取高，所以選擇串行多通道D/A.這樣既可以降低成本，又可以簡(jiǎn)化部分硬件設(shè)計(jì)。以N個(gè)波形讀取時(shí)間間隔為計(jì)時(shí)基礎(chǔ)，DSp通過(guò)并行高速A/D對(duì)經(jīng)信號(hào)處理后的被測(cè)信號(hào)進(jìn)行持續(xù)采樣，通過(guò)計(jì)算，可得出被測(cè)信號(hào)有效值及相位。

2DDS的DSp實(shí)現(xiàn)

2.1DDS原理

DDS是利用相位累加原理直接合成所需波形的一種頻率合成技術(shù)，典型的DDS模型由W位相位累加器、移相加法器、波形存儲(chǔ)器ROM查找表(LUT)、D/A轉(zhuǎn)換器(DAC)以及低通濾波器(LpF)構(gòu)成。其中相位累加器由W位加法器與W位累加寄存器級(jí)聯(lián)構(gòu)成。

DDS工作時(shí)，每來(lái)一個(gè)時(shí)鐘脈沖p,加法器將相位步進(jìn)值θ與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。

累加寄存器將加法器在上一個(gè)時(shí)鐘脈沖用途后所出現(xiàn)的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘脈沖的用途下繼續(xù)與頻率控制字相加。相位累加器輸出的數(shù)據(jù)作為查表地址，從波形存儲(chǔ)器(ROM)中提取對(duì)應(yīng)的波形抽樣值(二進(jìn)制編碼),送入D/A轉(zhuǎn)換器C中。在相位累加器的數(shù)據(jù)輸出范圍0~2W–1,與波形存儲(chǔ)器中一個(gè)完整周期波形的地址，按照特定的函數(shù)關(guān)系對(duì)應(yīng)起來(lái)的前提下，相位累加器的每次溢出，DDS就相應(yīng)的輸出了一個(gè)周期的波形。因此，相位累加器的溢出頻率就是DDS輸出的信號(hào)頻率。由此可推導(dǎo)出DDS輸出的信號(hào)頻率公式：fout=fclkθ/2W

式中fout為DDS輸出頻率;fclk為標(biāo)準(zhǔn)時(shí)鐘脈沖，固定值;θ為相位步進(jìn)值，無(wú)符號(hào)整數(shù)，無(wú)單位;W為相位累加器寬度。

從公式(1)可以看出，在相位累加器寬度W為定值、相位步進(jìn)值θ為1時(shí)，可得出DDS的最小輸出頻率，即DDS的頻率分辨率fr.因此，只要調(diào)整相位步進(jìn)值θ，就可以使DDS的頻率以fr的整數(shù)倍輸出。

2.2DDS工作模式選擇

根據(jù)公式(1)可以看出，在相位累加器寬度W為定值的前提下，DDS的輸出頻率，取決于θ和fclk.

θ取值為DDS的相位分辨率時(shí)，DDS輸出信號(hào)的每個(gè)周期由固定點(diǎn)數(shù)組成，此時(shí)fout與fclk成比例關(guān)系，DDS為調(diào)頻模式;fclk為定值時(shí)，DDS輸出信號(hào)在單位時(shí)間內(nèi)由固定點(diǎn)數(shù)組成，此時(shí)fout與θ成比例關(guān)系，DDS為調(diào)相模式。

調(diào)頻模式，其關(guān)鍵點(diǎn)為采用鎖相環(huán)技術(shù)對(duì)預(yù)置輸出頻率進(jìn)行倍頻[3-4].與調(diào)相模式相比，調(diào)頻模式不僅要多出鎖相環(huán)及相應(yīng)倍頻邏輯電路的設(shè)計(jì)，且在進(jìn)行頻率調(diào)整時(shí)，信號(hào)會(huì)有短時(shí)間的失鎖，造成輸出信號(hào)的振蕩。因此，調(diào)相模式是本設(shè)計(jì)中DDS的最佳選擇。

2.3DSp實(shí)現(xiàn)DDS的優(yōu)勢(shì)

無(wú)論是用分立邏輯器件還是CpLD或FpGA設(shè)計(jì)DDS,其目的都是為了將相位累加器的累加、輸出、波形數(shù)據(jù)查表等這些運(yùn)算處理通過(guò)硬件電路高速實(shí)現(xiàn)。唯一的差別就是應(yīng)用CpLD或FpGA設(shè)計(jì)DDS,可以將諸多分立器件實(shí)現(xiàn)的邏輯電路，通過(guò)VHDL等編程語(yǔ)言編程固化在單一芯片上，從而達(dá)到簡(jiǎn)化硬件電路設(shè)計(jì)目的。而采用DSp設(shè)計(jì)DDS,則完全可以利用其高速運(yùn)算能力，通過(guò)軟件編程來(lái)完成相位累加器的累加、輸出、波形數(shù)據(jù)查表等運(yùn)算。因此，相比于采用CpLD或FpGA,采用DSp設(shè)計(jì)DDS更靈活高效。

2.4基于DSp的DDS的參數(shù)設(shè)計(jì)

2.4.1標(biāo)準(zhǔn)時(shí)鐘脈沖fclk

的設(shè)計(jì)從公式(1)可以看出，在相位累加器寬度W為定值、相位步進(jìn)值θ為1時(shí)，可得出DDS的最小輸出頻率，即DDS的頻率分辨率fr.因此，只要調(diào)整相位步進(jìn)值θ，就可以使DDS的頻率以fr的整數(shù)倍輸出。

p=2W÷θ

式中p為DDS輸出信號(hào)的每個(gè)周期的組成點(diǎn)數(shù)。

將式(2)代入式(1),可得：

fclk=foutp

在p足夠多且每點(diǎn)波形數(shù)據(jù)分辨率與p匹配的前提下，即可忽略DDS信號(hào)輸出的高頻諧波含量，從而省略硬件設(shè)計(jì)中的濾波器環(huán)節(jié)，防止了由濾波器出現(xiàn)的相位偏移。當(dāng)p=10000時(shí)，完全可以滿足要求。如設(shè)計(jì)最大輸出頻率65Hz,可得fclk=0.65MHz.

fclk可利用DSp計(jì)數(shù)器的中斷出現(xiàn)?？紤]到DSp的工作頻率均為MHz的整數(shù)倍，所以fclk取值1MHz,更加便于中斷的準(zhǔn)確出現(xiàn)。

2.4.2相位累加器寬度W的選取

p=10000時(shí)，W取值27即可滿足設(shè)計(jì)頻率調(diào)節(jié)細(xì)度0.01Hz的要求。但相位累加值θ在DSp中含義為4字節(jié)的操作數(shù)，W取值27時(shí)，DSp需對(duì)相位累加值進(jìn)行上限判斷處理后再提取波形數(shù)據(jù)，從而出現(xiàn)細(xì)小的波形畸變并新增一定的運(yùn)算量?？紤]到可利用操作數(shù)的自然溢出來(lái)減少DSp的判斷及運(yùn)算操作，所以W取值32.

2.4.3周期波形點(diǎn)數(shù)p的選取

在不考慮四舍五入取值的前提下，相位累加器的輸出值與波形數(shù)據(jù)表數(shù)組下標(biāo)的函數(shù)關(guān)系如下：

A=pθ÷2W

式中A為波形數(shù)據(jù)數(shù)組下標(biāo);p為波形數(shù)據(jù)點(diǎn)數(shù);θ為相位累加器輸出值。

由于DSp中沒有現(xiàn)成的除法指令，除法是靠被除數(shù)與除數(shù)之間的移位相減來(lái)實(shí)現(xiàn)的，采用該函數(shù)的算法將新增DSp的運(yùn)算量。因此，可以通過(guò)事先將p÷2W作為系數(shù)，減少求數(shù)組下標(biāo)運(yùn)算步驟。但p÷2W可能為小數(shù)，假如取整計(jì)算，將使下標(biāo)出現(xiàn)跳躍性變化，導(dǎo)致輸出波形畸變?cè)龃?。不取整?jì)算時(shí)，如使用定點(diǎn)DSp,雖然價(jià)格便宜且運(yùn)算速度較快，但會(huì)新增系統(tǒng)運(yùn)算量。而使用浮點(diǎn)DSp,運(yùn)算速度較慢且硬件費(fèi)用會(huì)有相對(duì)提高?？紤]到DSp要進(jìn)行多線程的任務(wù)工作，要較快的運(yùn)算速度，因此選用定點(diǎn)DSp,并對(duì)波形數(shù)據(jù)數(shù)組下標(biāo)的算法進(jìn)行進(jìn)一步的改進(jìn)。

將公式(4)中p的點(diǎn)數(shù)由相位調(diào)節(jié)細(xì)度要求的最低點(diǎn)數(shù)pmin調(diào)整至大于pmin的最小的2的X次冪。

將p代入公式(4),簡(jiǎn)化得：

A=θ/2W-X

在DSp中，所有的值都用二進(jìn)制來(lái)表示。所以，在公式(5)里所有變量的取值均為無(wú)符號(hào)整數(shù)的前提下，A的獲得就簡(jiǎn)化成了對(duì)θ進(jìn)行(W–X)次的右移。