SoC性能指標正在發生變化，從純性能指標（GHz或MIPS）轉變為性能效率和最低功耗。這一對于物聯網或移動設備至關重要的新指標正成為汽車，嵌入式系統等各種應用的關鍵。SoC設計團隊可以利用硅IP實現復雜的電源管理，并且可以從經驗豐富的工程師提供的技術支持中獲益，從而縮短產品上市時間（TTM）和項目開發成本。

能效在半導體行業中成為關鍵

當系統可以簡單地插入墻壁以接收電力時，復雜芯片產生的功耗不是真正的問題。最重要的功能是原始性能，以GHz或MIPS表示。然而，隨著2000年及以后無線移動設備的大量采用，該指標趨于發生變化。對于電池供電的設備，兩次電池充電之間的時間幾乎與智能手機的MIPS電量一樣重要。

現在，讓我們退后一步，將半導體（和電子）行業視為功耗的來源，包括服務器，存儲，高功率計算（HPC），有線網絡，4G和5G基站，這些應用都需要高性能。半導體行業協會（SIA）和半導體研究公司（SRC）在2015年發布了重啟IT革命：行動起來報告，其中包括下圖：

圖1：計算的總能耗（來源：SIA）

顯然，數據中心是能耗大戶，其他應用能耗（如汽車和物聯網）也在提升，大多數物聯網IC都是在邊緣系統中。事實上，現在業界已經接受將計算能力（CPU或DSP）納入邊緣系統的需求，因為向上推送數據（到物聯網主站）和向下傳輸數據（一旦處理完數據）顯然不是正確的選擇。而對于自動駕駛汽車等系統，會出現不可接受的延遲：

本文中，我們將討論在成熟技術節點上開發的IC的多種應用（與最先進的節點，如14/16nm，10nm或7nm相對應），在物聯網，汽車，消費電子等可能是也可能不是電池供電的。我們設定的目標是：降低IC功耗，同時保持性能，縮減開發時間和成本，使用相同的IC，無需電源管理工作，識別潛在問題（噪聲容限，串擾等）。本文提出的解決方案可以實現這一目標，對TTM，成本和正確的功能沒有任何影響。

圖2：應用中的電源問題

降低SoC功耗的各種解決方案

如上所述，自2000年以來，無線移動行業一直是電源管理技術的先驅。負責應用處理器SoC的設計團隊（如TI的OMAP，其次是高通，三星，蘋果等）已經在系統級手機上實施了電源管理策略。電源管理技術非常復雜，以至于他們很快意識到在內部電源管理功能（電源管理IC或PMIC）之上需要外部器件。這里的各種解決方案將在SoC內部實施，不需要PMIC，因為目標是保持成本與使用PMIC之前相同或更低的水平。

這里回顧一下可以降低SoC功耗的各種技術。

電源域管理

在實施任何特定的電力網絡IP或配電策略之前，首先要考慮定義電源域。請記住，電源域將根據SoC中的功能塊進行定義。一個功能塊可以涉及不同類型的單元，例如CPU和數字標準單元塊，它們一起與SRAM存儲器鏈接。這些模塊可以在不同的電壓下從不同的電源獲得電能。

定義了各種域，目標是實現特定功率域的特定功率分配，并創建功率島。每個域可以與SoC的其余部分隔離并斷電（或上電），而不會影響其他電源域。我們將在本文后面看到如何部署此電源管理策略。

動態電壓頻率調節（DVFS）

動態功耗由以下公式表示：

這里：

電源電壓和頻率的組合對總功耗具有立體影響，因為動態功耗具有對電壓的二次依賴性和對頻率的線性依賴性。智能節電解決方案可降低工作頻率，同時降低電源電壓。

主要思想是在給定頻率下盡可能降低電源電壓，同時仍保持某些功能的正確操作。電壓只能下降到某個臨界水平，超過此水平就會出現定時故障。

在應用每功能DVFS方法時，假設已定義了每功能電源/時鐘域并實施了附加電路，SoC全局功耗可以明顯降低，同時保持性能相同或更好，以便當其它功能保持靜默時需要用的功能可以正常運行（即：降低電壓）。

筆記本電腦，服務器和移動設備廣泛采用動態電壓和頻率調節（DVFS）來節約能源，而DVFS在其他應用（汽車，消費電子......）的早期階段仍處于起步階段。根據實驗結果，DVFS具有顯著的節能潛力。DVFS只是控制CMOS電路動態功耗的幾種方法之一。我們必須記住，它的使用會帶來一系列驗證和實現挑戰，但DVFS在降低動態模式下的SoC功耗方面非常有效。

圖3：能耗（動態和漏電）與電壓的關系

接近閾值電壓

總功率是靜態或泄漏功率和動態功率的總合。隨著電壓朝向晶體管閾值電壓（Vt）下降，開關功率降低但同時漏電流增加。這意味著必須找到泄漏和開關電源之間的最佳組合，如圖3所示。

接近閾值電壓（NTV）將在提供最小能量的電壓范圍內選擇（參見圖3），同時保持功能域工作。NTV是一種出色的電源管理技術，在能效（EE）方面給出了非常好的結果，如圖4所示。這些結果來自對IntelPentium的測量，我們可以注意到，0.45V（接近閾值）），EE達到每瓦5830Mips，與額定電壓（1.2V）為1240Mips/Watt的EE進行比較。第一個缺點可以在同一圖中看到：在標稱電壓（1.2V）下，芯片頻率達到915MHz，而在NTV（0.45V）時，它只有60MHz。

NTV可提供出色的結果（功耗和能效），特別是在睡眠或觸發模式下，因為SoC無需在此類模式下運行完整性能，例如物聯網邊緣計算或永遠在線傳感器。

圖4：能效與功能電壓

其他技術：體偏置，GALS，......

GALS技術用于最大時鐘域管理效率。應使用單向雙同步設備（如FIFO）實例化跨時鐘邊界，從而在不需要握手的情況下實現最佳延遲。可以沿著互連內的任何鏈路劃分時鐘邊界，并且可以繞過GALS元件進行同步操作。

電源和電壓域由電隔離層隔開，并且應使用斷開技術關閉各個功能塊。當電源域關閉時，特定功能塊必須保持狀態時，應插入保留寄存器。

總之，GALS是一種高效但非常苛刻（在工程級別）的電源管理方法，它涉及特定的設計知識和應用現有EDA工具的技巧。因此，在實施其他技術（如時鐘門控，電源域管理或DVFS）后，應考慮GALS。

體偏置是一種芯片管理技術，可以根據施加到芯片有源部分的電壓施加的襯底偏置電壓來降低功耗或提高性能。雖然理論上可以對任何襯底施加電壓，包括體積，但體偏置主要用于絕緣體上硅（SOI）晶圓。完全耗盡的SOI（FD-SOI）技術已經引起了幾年的關注，幾家代工廠（三星，GlobalFoundries）和IDM（意法半導體）正在提供28nm，22nm和14nm的ASIC功能。針對FDPowerSOI技術的ASIC設計并不一定比散裝更復雜，但生態系統目前正致力于提供EDA工具和IP支持體偏置。

影響SoC完整性的各種電源問題

為了滿足激進的功率預算目標，設計團隊可能別無選擇，只能以極低的功率運行，其直接影響是增加了關鍵信號對電磁（EM）串擾效應的敏感性。

由于低功耗SoC具有小得多的噪聲容限，因此，開關活動可能導致電源傳輸網絡（PDN）振鈴并對芯片性能產生不利影響。

在今天的設計中，時鐘和配電網絡是集成電路故障的主要貢獻者，例如抖動，時鐘偏移，電遷移，耦合噪聲和功率分布下降。因此，性能和風險規避都取決于時鐘和配電網絡設計的穩健性，使得感應和磁效應的精確建模成為基本要求。

例如，一個給數字模塊供電的配電網絡，該數字模塊具有高電流需求和非常快的開關活動（即，在非常快的瞬態中吸收高電流峰值）。這樣的活動將導致配電網絡（PDN）上的振鈴，其與電感（L）和切換活動的速率（di/dt）成比例。隨著開關活動的增加，通過與PDN的耦合，振鈴的幅度將增加，以及關鍵或敏感的高頻或非常敏感的模擬信號上的噪聲水平。另一個挑戰是在模式轉換期間產生的低頻噪聲，這可能產生功能問題。

功率包括動態功率和漏電功率。動態功率取決于總負載電容，電源電壓和工作頻率。降低任何這些參數都會導致動態功耗降低。但PDN的一種常見設計方法是插入足夠的分頻來過濾網絡上的尖峰，因為開關噪聲會導致時鐘邊緣出現大電流尖峰。當輸入信號的上升和下降時間期間CMOS柵極的NMOS和PMOS通道同時導通時，漏電功率是由電源和地之間的電流路徑引起的。

為了確保您的SoC設計不會受到電源或時鐘相關問題的影響，您必須從經驗豐富的工程師提供的技術支持中受益。與模擬設計一樣，沒有任何東西可以取代經驗。

在客戶的SoC中使用電源管理IP

實現電源域識別

我們首先需要定義SoC電源架構，因為這種架構可以隨功能架構變化。這將是設計人員識別屬于同一電源域的各種功能的首要任務。該功率域不是簡單地由電壓定義，而是與在給定功率模式下預期成為相同任務的一部分的各種塊的功能相關。

假設已經定義了這種功率架構，SoC現在被劃分為N個域（N在5甚至更廣的范圍內）。可以針對電壓供應（Vdd1至VddN）獨立地監控這些域中的每一個，且設計者可以在SoC級實現功率分配和功率活動控制，在這種情況下，用于每個Vddn的獨立電網。在這個階段，DolphinIntegration可以提供由經驗豐富的SoCArchitecturalExperts（SAE）工程師提供的技術支持。這些工程師不是簡單的FAE，他們還在內部管理電源管理實施，在內部通過我們為客戶（設計服務）開發的SoC。其電源管理IP最多支持128個電源域。

圖5：SoC中的電源域

電源門控、控制和分配

在專家工程師的幫助下，設計團隊已經定義了各種電源域，現在是時候定義SoC電源架構，并在芯片中實現電源和時鐘分配。應為每個電源域供電，插入電源門控以控制該域。通過開發的專利的電源島電源門控設備（名為CLICK），以及電壓域接口（VDIC），專家將幫助團隊在各種電壓調節器（LDO和DC-DC）中選擇合適的方案，并將其組織為預先配置的硅IP庫。

我們還提出了一個支持高達5.5V的過壓保護模塊。為了為該域提供時鐘，客戶將受益于超低功耗時鐘IP（名為Gamma）。使用正確的時鐘和配電設備至關重要，因為時鐘和配電網絡是集成電路故障機制的主要貢獻者，如抖動，時鐘偏移，電遷移，耦合噪聲和功率分布下降，如上所述！

圖6：電源門控，控制和分配

芯片級SoC設計人員將選擇控制電源開關，VREG或體偏置發生器和時鐘，電源網絡IP端口的所有部分，為SoC內核供電。由于采用模塊化IP解決方案（名為MAESTRO），SoC電源模式控制的實現非常簡單。這些單元是精心設計的模塊，集成了內置沖突管理功能，可防止SoC操作和轉換過程中出現故障。

如果SoC設計用于本機閾值電壓（NTV）或DVFS操作，則集成IP產品組合在睡眠或工作模式下設計為具有本機NTV和DVFS支持，如圖6所示。

通過遵守結構和裝配規則（命名為DELTA規則），確保了我們集成的完整電源管理IP產品的一致性。SoC設計人員可以通過采用類似的規則來利用他們自己的VREG的內部開發來實現無縫的SoC集成。

集成電源管理IP允許提供on-SoC電源傳輸和電源模式控制，主要目標是提供各種專家級的IP和技術支持，以實現節能（EE）SoC的最安全設計。由于我們工程師的這種專業知識，毫無疑問，與同一SoC的開發時間表相比，這種SoC設計將是最快的，因為電源管理是由設計團隊首次集成而沒有任何支持。我們有信心保證這一最快的TTM能夠幫助客戶決定構建節能SoC，以應對像物聯網這樣的新興市場以及能源效率需求變得至關重要的成熟市場（汽車，消費電子......）。

圖7：完整的電源管理IP集

時鐘分配

我們的時鐘IP允許實現始終在線的電源域，能夠在32kHz接近閾值電壓下工作。根據目標時鐘精度，時鐘源可以是基于晶體的或基于RC的。RC和XTAL振蕩器也可以組合在一起，以確保RC振蕩器的快速啟動，然后在運行后切換到XTAL振蕩器。

由于RAM的電流保持與電壓成比例，因此將始終接通電源域的操作盡可能接近RAM（MDRV）的最小數據保持電壓，可確保SoC睡眠模式下的最低功耗。我們的穩壓器庫包括一個超低靜態電壓調節器，其可編程輸出電壓低至0.6V，其參考電壓不超過150nA。

有效實現電源管理所需的專業知識

如前所述，重要的是重新評估這一點，在處理電力（控制，門控或分配）時，專業知識是關鍵。那些參與SoC數字設計的人集成了一些模擬功能，他們知道在集成模擬時必須非常小心！我不僅討論模擬設計（這顯然是專家的任務），而且還涉及時鐘和功率分配，以及信號完整性保護。電源管理實施非常相似，只有專有技術和專業知識才能保證第一次正確的設計。

這就是為什么我們在PM專家提供的技術支持的基礎上，嘗試通過開發成熟的方法來進一步幫助他們的客戶，這轉化為特定于電源管理的EDA工具的開發，目標是確定性地選擇正確的電源架構和IP組件。這些是測試版，解決了所有電源管理實施步驟：

PowerArchitect允許探索各種電源架構并選擇最佳工作點；

PowerDesigner是一款自動化工具，用于生成頂級UPF，頂級RTL和ACU的RTL，采用頂級RTL的MAESTRO模塊UPF設計構建；

PowerVision是一種電源完整性驅動的SoC仿真工具。

處理電源管理和分配是一項非常艱巨的任務，而且非常棘手！與數字設計不同，在開發完整的SoC（太大）時，不存在驗證IP（VIP）和運行模擬仿真（SPICE）。此外，我們可以要求數字設計師管理模擬仿真嗎？但是在選擇功率單元時做出稍微錯誤的決定可能會影響關鍵信號的完整性。在SoC中安全實施電源管理的最佳方法是詢問具有該領域專業知識的工程師的專業知識，并將有助于創建最佳電源架構，并實施電源管理，從而使您的SoC變得高效節能。

結語

對于芯片制造商而言，高芯片功耗現在是電子行業任何領域的真正關注點。2000年前后，復雜的電源管理解決方案僅在的無線移動應用中實施，當下，為物聯網，汽車或消費類應用實施這些解決方案變得非常必要。

但是，在SoC中實現高效的電源管理，對于首次使用SoC架構的SoC架構師來說可能會被認為是復雜且有風險的。很復雜，因為他發現了各種功能，主要是模擬功能，而且他沒有接受過在SoC中選擇和實現它的培訓。這就是為什么在做出錯誤選擇時影響設計進度的風險是真實的，導致錯過了這個快速發展的行業的主要風險-上市時間（TTM）。

我們開發了一個完整的單元庫，用于在SoC中實現電源管理（電壓調節器，電源域接口調用，配電，時鐘分配等）。我們不僅僅是銷售這個庫，還會在項目開始時采取行動，通過提供經驗豐富的SoC架構專家（SAE）的技術支持，幫助設計團隊定義SoC電源架構和實施策略。

本文轉載自半導體行業觀察。